7 thoughts on “ASRCによる弊害と実益”

1. 　初めまして。ES9028はよく知りませんが、かなり高い周波数のクロックを入れるようなので、内部同期にしないと問題が発生する可能性が高いのでないかと想像します。現実の使用環境を考えると、非同期でデータを扱う事は妥当な判断かと思います。

   　ＰＬＬで内部のクロックを作ると、外部からの信号次第でジッタ等の不確定要因が出るので、嫌ったのでしょう。映像信号のような場合、非同期という選択は少し大雑把なので、クリスタルを使ったＰＬＬでロックさせます。

   　この場合は、ほとんど内部同期と変わりません。ギガヘルツを超える周波数を使ってますので、p-pでも0.1ns以下ぐらいの規格になります。これは通常使われるＶＣＯ型のＰＬＬでは無理です。音声用にそこまでの数字は必要ないですが、クリスタルのＰＬＬであれば同期型にできます。

   　音声のジッタというのは、測ってみるとＴＨＤを除いたノイズとほぼ同じです。ＲＦ用のクロックとは違い、基本波の近くにはなくて帯域全体に広がってます。幾つか調べると、だいたいは1nsぐらいのようです。アナログ機器はその百倍ぐらいありますので、特に気にする数字ではないと思います。

2. 如月さん

   はじめまして、コメントありがとうございます。

   ES90x8系はジッター除去のためにASRCを内蔵しています。ASRCの搭載はスペック上でも優位性になる部分なのですが、実はASRCには設計上で課題を理解し解決のための配慮が必要なので、このページではそのためのヒントとなる情報を公開しました。ES系は内部動作が1.5MhzなどのようでASRC以降は扱う信号がかなり高周波になりますからASRCまでを低い周波数に出来るこの実装は妥当なところもあります。IC内部なら超短距離で配線が可能ですし。

   実際に試したことなのですがASRCから768kHzで出力されるI2Sは一番高いBCKが50Mhzほどになるのでこれが周囲に影響を及ぼして測定上の劣化を引き起こすことがあるのは確認しています。384kHzまでなら周波数は半分なので影響の出方は遥かに低いのですが768kになると漏洩が一気に増えてしまい大分悪影響あります。とはいえ映像ほど高周波ではないのですがオーディオではありえないSNが求められるので768kHzのI2S等はIC外で長く取り回す周波数ではないと思いました。実装する場合は相当気をつけないとアナログ信号の実測で劣化原因でした。

   次にジッターのお話ですが、よくあるDIRでSPDIF信号からMCLKを生成する方法だと低周波数から高周波数を作り出すためか大抵の場合でジッターが発生します。ジッターの影響で信号を正確に再現できないという問題が起きますが、上記の記事のリンク先にあるDIRごとの測定結果でもそれは明らかですね。ジッターはスプリアスとノイズの両方が実際に観測できますが、出るときは元信号に付随して出現するので厄介です。信号を入れないときは影響は出ないですが、音声信号を再生中には全ての成分にジッターの成分が付加されていることになります。

   PLLも最近出ている専用のジッタークリーナなどはかなり高性能で低周波以外は水晶にちかいジッターレベルです。これが上記であげられた同期式なのかまではちょっと知識不足でわかりませんが、普通の用途ではクリスタルと遜色のない性能を持っていると思います。

   ただ、このあたりは難しいお話なのですが、ジッターが観測限界以下でも実際の音には違いは出るので測定できないから問題ないということではないようです。こちらに水晶の聴き比べの記事を作りましたが、ここで試した結果によるとppm精度のほうが12kHz以上で規定されているジッタースペックより重要ということのようでした。

   http://innocent-key.com/wordpress/?page_id=3725

   これは上記のような広帯域のジッタースペックより低周波領域にある位相雑音が低いこともオーディオでは求められるということです。理由は不明です。残念ながら現在のジッタークリーナICでは低周波の位相雑音特性はあまり良くありません。なのでハイエンド志向ならばTCXO以下のppm精度のクロックはオーディオ向きではないということになりそうです。実際真のハイエンドメーカーはこの低周波位相雑音性能を上げる方向に努力をしています。

   

   個人的には処理自体は複雑ですがジッタークリーナより実使用時の挙動や実装をシンプルにできるメリットがあること、またジッタークリーナには低周波位相雑音が大きい問題があるため、DACを直接TCXOなど低周波位相雑音の少ないオシレータで駆動できる設計が可能なASRCを好んで使用しています。

3. 水晶の聞き比べの記事を拝見しました。これだけの数を実際に試されたとは凄いです。特に強く同意したのが、Com-true CT7301の所に太字で書かれている事です。たいていの場合、最初に結論を決めていて、それに合わせた実験結果を持って来ている例が多いです。

   少し実例を調べるならば、必ずしも一般的に言われていることが事実でない場合が、かなりあります。結論はあくまでも最後で、色々なデータを集めた結果を基にして考えるべきものです。書かれている他の記事も、同じ考え方にのっとっていて、成程と思う事が多いです。

   私はＤＡＣのジッタに関しては、ＤＡＣ出力に12kHzぐらいを出してそれを測ります。元のＭＣＬＫは測りません。何故かというと、両者の相関性は低く、逆の結果であった場合に優先するのは、ＤＡＣ出力だからです。

   例えばマルチビットの場合、768kサンプルの時は、ＭＣＬＫの32周期でデータが出ます。そうすると、ジッタに影響するのは32周期分の時間ですので、その32周期内でのＭＣＬＫのジッタは平均化されます。仮に＋10ppmと－10ppmが16個づつであるならば、ＤＡＣ出力にジッタは全く出ません。そして正しいのはこちらの方です。96kサンプルならば、更に条件は緩くなります。

   主流のΣΔの場合は、ＡＳＲＣ方式ではない大半のＤＡＣで、内部にＰＬＬが入っているはずです。中身はブラックボックスですが、色々な周波数に対応するには、そうするしかないと思います。その場合、ＤＡＣ内部のＰＬＬがジッタ特性の主要因になります。外部から入れるＭＣＬＫは、一秒を超える長期の安定性には関係しますが、1msぐらいの短期の安定性は内部のＰＬＬが決めます。

   いずれの場合も、そういう事情があるので、目的としている音声出力と外部からのＭＣＬＫの相関は薄いのです。これはCom-true CT7301で辻褄が合わない原因の一つだと思います。

   そんな理由でＤＡＣ出力のジッタを測るのですが、少し苦労しました。思い違いなどありましたが、何とか再現性のある結果が取れるようになりました。ここに書いてあります。
   http://community.phileweb.com/mypage/entry/4610/20170410/55375/
   http://community.phileweb.com/mypage/entry/4610/20170510/55702/
   　
   数字が示す結論としては、ジッタというのはノイズ電力として規定するしかないし、その場合それはＳＮ比のＴＨＤ＋ＮのＮに相当する部分に限りなく近く、帯域全般に広く広がっています。ＤＡＣから出している１２ｋＨｚの近くに、多く存在する事はありません。

   ジッタ対策で変化があるのは間違いないとしても、一般的に考えられているように、ＤＡＣから出している１２ｋＨｚの近くではないのです。違いが出る要因が何であるかと特定するのは、ちょっと難しいです。私は、ＤＡＣ単体でなく、チャンネルデバイダーやパワーアンプを含めた、電子機器全体で考えるべきだろうと思ってます。

4. ご返答遅くなりました。

   水晶は傾向を調査するために色々買い込んで調べました。クロック信号がどうこうというよりもDACの出力結果が重要であるという意見は同意します。クロック以外にもノイズ要因が沢山あってそれらが総合してDACに影響を与えているというところだと思います。

   MCLKのDACへの影響はまだまだわからないことがありますが、最近わかったのはBCKクロックが上がるとMCLKと変調してDAC出力にスプリアスが乗るケースです。768k等になると設計によっては悪影響があります。特にCT7301などではもともとクロック品質が悪いので、BCK周波数が上昇するとDAC出力に余計な成分が観測できてしまいます。

   他の事例はMCLKに含まれている広帯域ノイズの影響ですね。これはホワイトノイズとしてDACのノイズフロア上昇として観測されます。このあたりは以前から言われているとおりの話ですが。具体的にどこの帯域成分がDACに影響しているのかは不明なのですが、広帯域ノイズはそのままDACから出力されてしまうようです。そのような影響がある以上、MCLK自体がローノイズであるに越したことはないと思うところです。

   ちなみによくあるJ-testで12kHz付近で見える成分もあります。それは電源の50Hzリップル、DACのI2C通信のクロックノイズ。これらは12kHz周辺の音声帯域内で見えることがあります。上記のBCK変調と同じように要因はMCLK以外に起因する外来ノイズもあるようです。なのでマスタークロックだけ綺麗ならば良いとはならないのが難しいところですね。

   今時のDACの中身が本当にどうなってるのかはなかなか情報がなくてわかりません。ですがデータシートなどにもジッタ耐性云々の謳い文句がありますから内部PLLがある程度ジッターを吸収する＋それ自身の影響もあるのかもしれませんね。しかし内部は手をいれることができないので、外部で出来ることはしっかりやっておくべきと考えます。

5. 一点補足です。ご存知の場合には無視してください。

   ＞私はＤＡＣのジッタに関しては、ＤＡＣ出力に12kHzぐらいを出してそれを測ります。
   これは単一の12kHzでしょうか。単一ではなくJ-testと言われる信号を出力するとより効果的に悪影響を観測できます。

   http://innocent-key.com/data/yohine/dac/jitter_measurement.html

   こちらのページからの引用ですが、ジッタに最も敏感な信号データ（00000とFFFFFが交互）を送信し、わずかなジッタでも信号の変化が起こるようにする。そしてその変化を測定する方法です。

   PDFの解説は48kHzのケースについてですが、44.1kHzの場合も周波数比率が違うだけで同様の仕組みです。44.1kHzで測定する場合は11025Hzサイン波(-3dB)＋229.6875Hz矩形波（-144dB）　24bitで行ないます。48kHzの場合は12Khz＋250Hzで行います。

6. 昔のASRCの評判が悪かったのは、44.1/16入力を48/16で出力してたからじゃないでしょうか？
   最近のASRCは、単なるASRCにとどまらず高性能デジタルフィルタとしても動作し、入力を192/24とかハイビットハイサンプリングで出すので、むかしみたいに欠点が気にならないとか

7. だいぶ昔のソフトとハードウェアのSRC比較ページがありますが、これを見るとかなり測定値が悪いので当時のSRCは性能自体が低く、可聴帯域内の付帯成分が付与される印象があります。
   http://efu.jp.net/fsconv/fsconv_2.html
   なのでビット数もそうですが、基本性能自体にも不足があったのかもしれないですね。

   あとはこの記事内でも指摘しているようにASRCの性能自体が十分でも、使い方に問題があって悪い副作用が出てしまっているケースもあったかもしれません。

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