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Ucd方式のクラスDアンプを自前設計基板で試す


国際特許回路なのでこの回路を使った製品は勝手に販売すると危ないです。

2017/02/28

面白いアイデアでUcD方式の改良を試みている記事がありましたので、こちらでも紹介しておきます。うちの中途半端な記事よりずっとためになります。

http://hirasaka001.blogspot.jp/2016/12/av-ucdd_18.html

Ucdの特許回路をICで実現

まずはUcdの原回路をもう一度紹介します。ディスクリートの基本回路は下の図です。理論を説明したPdfはこちらです。英語かつ難解な内容ですが原典なのでこの手のものに理解のある人ならばこちらを見るほうがずっといいと思います。ここのページでは理論の厳密さというより(そこまでの理解はないですし)アレコレやった記録を書きます。

http://www.hypex.nl/docs/papers/AES118BP.pdf

um10155

ディスクリートで実装する場合はこのような形というのはわかりました。でも海外のネットを調べてみるとIR社のICを使ってこの特許回路を再現する例がありました。その回路はこちら。シミュレーションで検討したのでLTSpiceの画面です。

ucd_2

これがIC版のUcD原理回路です。コンパレータとゲートドライバとフィルタしかない構成です。こちらの回路図はクラスDの設計や回路として何が重要なのかをリサーチして、自分なりの改良を加えてみたものです。工夫のポイントはコンパレータの出力スイングをある程度制限してパルス波形の綺麗さを保っていることです。抵抗の定数なども定格と電流量を測って無理の無い数字を選んでみました。(図には一点ミスが有りました。LT1011の-電源は-VA接続です。図は耐圧オーバー)

ゲートドライバのICはPWM入力のIRS20957を使います(シミュレーションではIRS20954)。クラスDアンプの製品でよく見かけるのはIR2092ですが、IR2092はアナログ入力なのでそのままではUcd回路に応用することは出来ません。IRS20957は各種保護回路も実装できるような設計になっているので安全性も高くて使いやすいICだと思います。

このようなシンプルな回路ですがこれでシミュレーションでちゃんと動作します。積分器とか三角波とかが無いクラスDアンプですね。深い原理はよくわかってないのですが、これでフィルタを含めたオーバーオール帰還を安定して実現しているので実に上手い構成だと思います。フィルターでの位相シフトによる発振周波数を安定利用してスイッチング周波数として利用しているようです(何が何やら…)。Ucdはフィルタの定数とコンパレータ以降の速度制約(ディレイ)等の要因で発振周波数が決まります。また発振周波数は固定ではなく振幅によっても変動です。他に結構わかりやすいというか、よくわかってそうな人のコメントはこちらにありました。

http://www.diyaudio.com/forums/class-d/52944-class-d-control-methods-ucd-lf-4.html

このあたりは読んでる時は分かったような気分になりますが、実際にはそうでもなくて、いざ簡潔な解説を書けるかと言ったら無理なんですよね。難しい!原理を追うのも難しいのに一から発想するのはどれだけ凄いんでしょうか。Brunoは天才だと思います。

このへんの資料も合わせてみるとわかりやすそうです。

http://www.geocities.jp/cxb00463/audio/AMP/spice/spice08.html

自作基板製作

さて、実際に動いた基板は下です。写真で見るとあっさり出来上がってますが実際には部品の購入ミスなどもあってちゃんと動くまでは結構苦労しました。この基板の前にもう一つ基板を作っているのですが、そちらは最終的にスイッチング波形にパルスノイズが残っていてどうしても取れなかったので作りなおしたのです。しかも最初は電圧が高いので部品を何度も吹き飛ばしたりしました。今から考えれば低電圧の回路で最初は実験すればよかったのですけど、なんか勢いでいきなり+-40Vの基板作ってましたw。でもアレコレいじくりまわしてなんとか無事動かすことが出来ました。こっちは二度目なので変なミスもトラブルもなく凄い見た目キレイに仕上がっています。

表面にリード部品、裏面に面実装品を効率的に配置するっていうレイアウトはNCDXやUcdのモジュールを参考にしています。やはり変なオリジナリティよりまずは成功例を真似するのが大事ですね。クラスDアンプでは配線距離を最短にすることが最重要なため海外の製品のクラスDアンプはほとんど表側はリード部品で裏側は面実装で無駄なく満たされています。無駄なスペースを残すとその分リードインダクタンスが上昇するためノイズ性能が低下します。高周波の戻り電流の経路が遠いとどこを通って戻るかわかりません。設計が悪いと他の部品に飛びますね。そう考えるとクラスDアンプのノイズ性能を高めるには正方形に近い基板で最短設計が理にかなっていそうです。Hypex社の基板には細長い基板はないので、その辺をちゃんと理解しているのだと思います。NCDXは細長いですがやはりノイズも多いです。

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残留ノイズの量は完全に部品の選定、配置、配線で勝負が決まります。この辺りはアナログアンプとは別種の難易度の高さがあります。高周波のノウハウが全くないとローノイズにするのは難易度が相当高いと思います。いや自分も文献必死で見て試行錯誤のレベルですが…。というわけで何とか知っている限りの出来る対処をしたおかげでこちらの新しい基板ではほとんど残留のパルスノイズが出ませんでした。さすがにUcDの本家基板と比べるとほんの少しノイズが見えますがNCDXと比べたらはるかにローノイズです。

音質は意外と良くない。原因は?

音を聞いてみましたが音質はいまいちです!Ucdと比べるとなんかモコってますね。分離が悪くて音の消え際がなくなっています。ノイズ対策は頑張ったおかげかデジタルアンプにありがちなザラッとした荒い音質じゃないのですが、質の悪いアナログアンプとか良くないボリュームを通した音に似ています。これはダメですね。出力波形をオシロで見た限りはUcd本家とそれほど変わらないようなのですが実際に何が音質を悪化させているのでしょうか?

原因を調査します。まずこのUcd回路の原理の解説書を見なおしてみます。これによるとこの原理回路はTHD+N性能が低いみたいですね。解説書によると原理回路のループゲインはわずか25dBしかないみたいです。作者的にはこの25dBというのは前向きに捉えているようですが、最低限のNFBがよいっていう考え方かもしれません。よく真空管アンプとかで言われるもので、あとはぺるけ式ヘッドフォンアンプもこれくらいのループゲインだったような気がします。だたクラスDの場合は元がPWMパルス波形の上フィルタも通過してますから裸特性はあまり良くないのでこのゲインだと厳しそうです。事実、最新のNcoreでは50dBくらいのループゲインに改善しているので、せめてもう少しループゲインが欲しいところです。

ucd_3

この図は原理基板の測定値です。市販のUcdは同じ特性グラフにおいて、このデータよりも一桁近く特性がいいですから、売っているUcdとUcd原理回路には大きな性能の差があるようです。他にはICとディスクリートの差とかもあるかもしれませんが、この音質差はそういうレベルじゃなくてもっとずっと大きいのでループゲインの影響が大きいのだと思います。あとは本当はもっと高い周波数で動かしたいのですがこの構成だと発振周波数は250kHzくらいまでしか出ませんでした。コンパレータをより高性能のものに変えないとダメそうです。このへんも性能が頭打ちになる大きな要因です。

http://www.classd.fromru.com/circuits/ucd5.html

海外のUcd原理基板の測定例を見てもやっぱりこれくらいです。これ以外の測定例もいくつか見ましたが製品版のような特性を出しているものは見たことがありません。

検証と改良方法

残念ながらクラスDアンプのTHD+Nを測定できる機材は持っていないのでシミュレーションで検証します。まずは原理基板(ディスクリートじゃなくてIR20957+LM311の回路の方)の特性を測ります。

ucd_5

一番高い高調波は1kHzを0dBと見立てて比較すると-60-70dB程度です。これはだいたいTHDで0.05%位です。やはりこのあたりが現状の回路自体の実力かもしれません。UM10155の特性も0.03%なので近い数字です。これ以上の改善方法はないのでしょうか?実は原理の解説書に性能を上げる方法が書いてあります。その図を貼ります。解説書によればHigher order circuitsとあります。

ucd_4

↑はアクティブポール方式です。

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↑はパッシブポール方式です。ドキュメントによれば音響的にはパッシブのほうが良いらしいのですが、下のパッシブ方式でループゲインが向上するのはどうも理解できません。上の方はアンプもあるしなんとなく強制的に性能上がりそうな気がするんですけど。

解説書にはループゲインの制約の理由と向上の理由も一応書いてあるのですがどうも理屈がわからないのですよね。このへんは多分解説書の上の方にあるクラスD基本原理回路からUcd原理に至る回路の過程を根本から理解しないとこれ以上はわかってこない気がします。その上のほうは何度か読んでるんですが、どうしても変遷が理解できません。しかたがないのでループゲイン向上の方法のところを出来るだけ改変せずに元のドキュメントから該当部を翻訳してみます。この人の英語はどうもわかりにくい部分が多いです。単語に複数の意味や深い意味をもたせた使い方をしているのでプラスの理解力が求められます。もともと英語すごい苦手なんですけど頑張りました。

 

サンプル回路のループゲインはかなり謙虚な25dBです。これは二次回路のため、出力フィルタのコーナー周波数以下ではゲインは有効になりません。ループゲインは追加の積分器を加える事によって改善できます。更に出力フィルタをより高次に拡張することも出来ますが、フィードバックネットワークに追加のポールを設置することはより経済的です。

追加のポールはパッシブとアクティブがあります。低周波領域でより高いループゲインを生むためにアクティブポールはDCに近く配置されます(さもなければやや複雑(complex)になる)。パッシブポールは本物(real)で高周波領域でも平等です。例え前者がより素晴らしいスペックを出すとしても、後者が音質的に良いことは筆者の経験です。

多重帰還フィルタ回路との類似性はpassingよりも大きい。この制御回路を使ったクラスDアンプの帯域内応答は、正確に同一の成分値で構築された二次マルチプルフィードバック部と一致する。クラスDアンプのステップ応答構想はここで例示した通過フィルタの上に置かれる。2つの違いは下のトレースのスイッチングの痕跡で見られる。

 

難しいですね。Google先生かNifty翻訳あたりのほうがましかもしれません。フィルタのところは意味がよくわかってないのでかなり怪しいです。そういえばポールといえばNcoreの技術資料にポールがどうとかあったのを思い出しました。Ncoreは5ポールでUcdは2ポールだと書いてありました。このポールはここで言われている意味と同じだとおもいます。なのでアナログの2ポール位相補償とは関係なさそうです。

とりあえずUcdはパッシブのポールを使っているということのようですが、実際にどう設計してどう検証していったらいいのかは何も情報がありません。数式でもあれば便利なんでしょうけど、これは自分でやってみろということでしょう。ノーヒントよりはずっといいですけど。

アクティブとパッシブの回路で特性を調べてみる

まずはスペックを出しやすいアクティブポールで試してみます。テストをしやすいように回路を簡易化しました。まずは基本回路から。スルーレート確保の関係でLT1818入れてますけど本当は耐圧オーバーしてます。LT1363だと電圧には適合するんですがスイッチング周波数が全然上がらないので仕方なく変更しています。シミュレーションの検証なので気にしないことにします。

ucd_no-activepole

IR20957の回路より少しだけ特性いいですけど、余り変わりません。基本原理から進化してないので当然ですね。では一気に2段のアクティブポール回路にします。

ucd_active2pole

特性が上がりました!よくわかってない割に定数がちゃんと入ってますけど、特性が出るように定数当ててみただけです。自分は数学的解析は能力的にできそうにないので経験と勘による試行錯誤しかありません。

この図はとりあえずそこそこの数字が出たところですが頑張ってないのでもうちょっと特性はあげられると思います。でもBruno氏が言うとおり特性は上がりましたね。彼的にはこれもみんな計算通りというわけでしょうか。この対策方法で回路作っても普通に音良くなりそうですけど、書類によるとパッシブのほうが音はいいらしいですね。確かにこんな大規模な回路面倒だし作りたくありません。パッシブで同じ特性が出るならそのほうがはるかに良い方法でしょう。でもこのままでも市販のUcdはこれ以上の特性です。

ということで最後にパッシブでも検証してみました。試行錯誤した範囲ではこれが一番いい特性ですがアクティブ2ポールのほうが若干上でした。いやーパッシブでもノーマル状態より大分いいです。たった一組のRCだけでここまで良くなるとは…。Bruno恐るべし。

ucd_passivepole

↑SN重視 フィルタでスイッチングノイズを取るとSNが良くなる模様?

ucd_passivepole2

↑歪率重視 ただしこれでも0.02%くらい。

高調波は-90dB、ノイズフロアは110-120dB当たりが限界でした。これ以上定数を詰めようとしても歪かSNのどちらかが悪化するトレードオフの状態です。市販品のUcdはこれより特性が上なのであともうひとつくらい特性対策をしていると思います。Ncoreの技術資料だとUcdはパッシブだけでやっているらしいので、他の技術的対策が重要なのかもしれません。以下Ncoreの技術資料から引用。

Simply shifting one of UcD’s two real poles to DC would have made the numbers look nicer, but would not have yielded a better amp. Instead, another pole was added to obtain a total of 5 poles: one real and two complex pairs (one pair being the output filter).

多分ですけどreal pole=パッシブ、complex pole=アクティブってことだと思います。Ncoreはアクティブの2ポールが追加ということなので上にある図に近い構成になっているのでしょう。Ucdは2Realなのでパッシブの2ポールのようです。

改めて他の文献を調べてみたところ、正しくはComplex = 複素数、Real = 実数、と翻訳するみたいです。フィルタ関係を調べたら普通に乗ってました。お恥ずかしい。このあたりはもうちょっと理解を進めてから書き直したいと思います。

ここまで色々書いてますが結局ポールとゲインの法則の根っこは相変わらずわかりません。動作的にはコンパレータの入力の高周波ノイズを除去しているように見えるのですが、この位置だと入力信号に対しても掛かりますし、フィードバック回路の内側なのでトータルでの影響の出方はちょっと違うはずです。

回路を変更して検証してみる

行き詰まったので回路を変更してみます。LT1818+簡易ドライブ段の速度問題で周波数が伸び悩んでいるからです。市販のUcdのスイッチング周波数は400kなので近い数字は欲しいです。もっと高い周波数で安定できるなら最終的な特性も変わると思います。ということで実験したのがこちら。

まずコンパレータをUcdのディスクリートタイプのものにしました。コンパレータの出力回路が異なるのでICはIRS20954じゃなくてIR2011に変更です。この回路は差動かつディスクリートなので下のテール電流で速度も調整できるはずです。あとは簡易ドライブ段がゲートドライバICに代わって本格的なものになったので出力のスイッチング速度も一気に上がります。

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というわけでやってみましたが、これは良い結果です。400kHz前後で安定しています。歪率は相当良くなりました。ついでにパッシブポールも二段に変更しました。これなら市販のUcdと同じくらいの特性が出ていそうです。構成もこれなら2 Real Polesになっていると思うので新しいUcDはこんな感じなのだと思います。

このコンパレータ回路はディスクリートトランジスタによる構成なので耐圧が非常に高く出来、そのため入力振幅を大きく取れることが利点です。ICを探しても高速で低レイテンシのコンパレータは大抵耐圧が5V~12Vと少ないので信号入力電圧を高く出来ません。やはりノイズの観点からはアンプ入力の信号振幅は大きくしておきたいものです。事実ICコンパレータで耐圧の高い品種は速度、レイテンシの面での問題があります。ICでは高速、高耐圧という選択肢がありません。なのでコンパレータはディスクリートのほうが高耐圧で高速に出来る点で大きなメリットがあると思います。

この回路は部品点数がかなり少なくて、非常にシンプルなので簡単に省スペースで実現できそうです。これで+-40Vとか余裕で供給できますし本格的な高性能パワーアンプが出来そうですね。ただし差動がディスクリートなのでオフセット調整は欲しいかもです。それは可変抵抗一個足せば実現できますし、そのうち余裕が出てきたらこっちのバージョンの基板も作ってみたいです。

回路図で一点気になる部分として、IR2011のVccの供給はリファレンスでは正電源からとっていますがシミュレーションではLO側の振幅が不安定になる問題があります。このモデルではIRS20954等と同様に負電源起点のゲートドライブ電圧を与えるほうがLOのスイング電圧が安定し結果として特性も良いみたいです。この辺りはモデル自体にミスが有る可能性もあるので実際に試してみないと何とも言えません。

改良したシンプル回路

ドライブ段とオペアンプを見直しました。ドライブ段はMOSFETをやめて単なるバッファに変更してオペアンプをスルーレートじゃなくてGB積重視に変えました。

ucd_passivepole4

うまく行きました。500kHzでスイッチングしていますし、THDは0.002%切っています。特性は上のIR2011のものとほとんど同じなので回路自体の性能がだいたいこの辺ということになりそうです。ちなみにバッファをMOSFETの簡易バッファ(インバータ)のままだとLT1226に変えても全然速度が出ない(150kHzくらいまで)ので、上のポールの実験のときの回路は結局バッファ段が速度低下の最大の原因です。LT1818は速度低下の第一の原因ではなかったようです。総合的なスピードが高特性のためには重要だということになりそうです。

それにしてもこれは相当部品点数が少ないので実験するには最適かもしれません。ちゃんと動くかはわかりませんがLME49600と高速オペアンプの組み合わせだけで簡単なUcd回路が作れそうです。さすがにユニバーサル基板だとノイズ地獄になるのは間違いないですがこの信号レベルだとヘッドフォンアンプなら良さそうです。SPはインピーダンスの関係でLME49600一個では苦しいかもしれません。供給電圧はこのバッファとオペアンプなら+-15Vです。扱える信号レベルはせいぜい+-10V程度まででしょう。

まとめ

いくつかシミュレーションで試してみた中で気づいた点をまとめておきたいと思います。

  • スイッチング周波数が落ちると特性も落ちる
  • スイッチング周波数はコンパレータとドライブ段の速度、両方が速くないと上がらない
  • 電源電圧を上げるとコンパレータへの速度要求も高くなる
  • 電源電圧に対して信号振幅が大きくなるとスイッチング周波数は落ちる。特性も落ちる
  • ノイズフロアの低さは発振周波数の残留量と比例しているようだ。残留キャリアが少ないとノイズフロアは低い傾向がある
  • 残留キャリアは三角波のかわりに使っているのでポールのフィルタで取り過ぎるとアンプの動作が不安定になり歪率が悪化する

ここから考えると、コンパレータの少信号に対する反応が正確で、周辺回路のノイズが極めて少ない場合にはキャリア周波数を極限まで削減できるのでSNも上昇させることが出来そうです。ポールをやたらと増やす前にこの対策をしないと性能向上以前にアンプが不安定になるので性能は上がりません。そのためにはコンパレータの高速化だけでなく高精度化が重要そうです。これはNcoreの技術書に書いてあった事項だったように思います。なんとなくUcdの高性能化に必要な要素が少しずつ見えてきました。この解釈が正しければの話ですが。

重要な追加資料

http://tec.icbuy.com/uploads/2012/6/11/download.phpSmall-signal_modelling_of_self.pdf

ここにクラスDアンプのゲインの由来についての解説、UcD方式が優れている理由などがまとまっています。今まで疑問だった内容がかなり解析的に記載されていますのでこちらをじっくり読めば色々とこのページで不足していることがわかると思います。そのうちこの資料も追加で解説を行いたいところです。

LTSpice用のModel

IR2011、IRS20954のSPICEモデルはこちらから入手しました。Analogspiceman氏作成です。ダウンロードにはログインが必要かもしれません。他のダウンロード箇所はわかりませんでした。

http://www.diyaudio.com/forums/class-d/58476-my-non-discrete-sodfa-class-d-amp-12.html

http://www.diyaudio.com/forums/class-d/83899-new-half-bridge-driver-ic-gnd-referenced-input-4.html

 

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